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1615J–PLD–01/06
ATF1502ASV
10. Timing Model
Figure 10-1. Timing Model
11. Input Test Waveforms and Measurement Levels
Figure 11-1. Input Test Waveforms and Measurement Levels
t
R, tF = 1.5 ns typical
12. Output AC Test Loads
Figure 12-1. Output AC Test Loads
Input
Delay
t
IN
Switch
Matrix
t
UIM
Foldback Term
Delay
t
SEXP
Register Control
Delay
t
LAC
t
IC
t
EN
Logic Array
Delay
t
LAD
Global Control
Delay
t
GLOB
Internal Output
Enable Delay
t
IOE
Cascade Logic
Delay
t
PEXP
Fast Input
Delay
t
FIN
Register
Delay
t
SU
t
H
t
PRE
t
CLR
t
RD
t
COMB
t
FSU
t
FH
Output
Delay
t
OD1
t
OD2
t
OD3
t
XZ
t
ZX1
t
ZX2
t
ZX3
I/O
Delay
t
IO
R1 = 703
3.0V
OUTPUT
PIN
CL = 35 pF
R2 = 8060
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